Vedi Documentazione.pdf Progetto universitario. Realizzazione in VHDL, test e sintesi con Xilinx Vivado per FPGA di un CIC filter.
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FedeCappe95/CIC-filter-VHDL
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Progetto universitario. Realizzazione in VHDL, test e sintesi con Xilinx Vivado per FPGA di un CIC filter.