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2020.2 Vitis™ - ハードウェア アクセラレータ チュートリアル xilinx.com の Vitis™ 開発環境を参照

Vitis ハードウェア アクセラレータの概要

チュートリアル	内容
Vitis ハードウェア アクセラレータの概要	FPGA アクセラレーションの概念を説明し、Cholesky マトリックス分解アルゴリズムをインプリメントするハードウェア アクセラレータを徐々に最適化する方法を示します。

設計チュートリアル

最適化されたアクセラレーション アプリケーションを開発する手法には、アプリケーションのアーキテクチャとハードウェア カーネルの開発の 2 つの段階があります。最初の段階では、どのソフトウェア関数を FPGA カーネルでアクセラレーションするか、どれくらいの並列処理が達成可能か、どのようにコード記述するかなど、アプリケーション アーキテクチャに関する重要事項を決定します。第 2 段階では、ソース コードを構築し、必要なコンパイラ オプションとプラグマを適用して、最適なパフォーマンス ターゲットを達成するのに必要なカーネル アーキテクチャを作成して、カーネルをインプリメントします。次の例では、この方法を実際のアプリケーションで使用します。

チュートリアル	内容
ブルーム フィルターの例	カーネルとホスト コードの最適化手法を組み合わせて、データ解析アプリケーションで 10 倍のスピードアップを達成する方法を説明します。
たたみ込みの例	ビデオ ストリームのリアルタイム処理に使用される 2D たたみ込みを解析および最適化するプロセスについて説明します。
RTL システム統合の例	フリーランニング RTL カーネル、Vitis ライブラリ関数、カスタム Vitis HLS カーネルを実際のシステムに統合する方法を示します。

機能チュートリアル

チュートリアル	内容
RTL カーネル入門	Vitis コア開発キットを使用して RTL カーネルを FPGA にプログラムし、一般的な開発フローでハードウェア エミュレーションをビルドする方法を説明します。
C と RTL の混合	RTL および C カーネルを含むアプリケーションと、さまざまなデザイン解析機能を使用する方法を示します。

^{Copyright© 2020 Xilinx}

^{この資料は 2021 年 2 月 8 日時点の表記バージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。}